comparator (1) 썸네일형 리스트형 Verilog - Combination Logic code(half adder,full adder,comparator,decoder)조합논리회로 반가산기 전가산기 4bit 전가산기 4bit Full Subtractor Comparator 2x4 디코더 enable 신호가 들어올 때 동작하는 decoder 3x8 decoder 4x16 decoder `timescale 1ns / 1ps // 반가산기 모듈 정의 module half_adder( input a, b, // 입력 비트 output sum, carry // 합과 자리올림 비트 출력 ); assign sum = a ^ b; // XOR 연산을 통한 합 assign carry = a & b; // AND 연산을 통한 자리올림 endmodule // 반가산기 동작 모델링 module halfadder_behaviors( input a, b, // 입력 비트 output reg s, c // .. 이전 1 다음
