Verilog - reg 와 wire 그리고 in, out, inout 입출력

Verilog에서 reg와 wire는 데이터 타입을 나타내는 키워드입니다.

reg는 레지스터를 나타내는 데이터 타입입니다. reg는 시뮬레이션 동작을 모델링하거나 상태를 저장하기 위해 사용됩니다. 이는 순차 논리 (sequential logic)를 표현하는 데에 주로 사용됩니다. reg는 시뮬레이션에서 값을 저장하고 갱신하는 역할을 수행합니다. 순차 블록 내에서 값이 변경되거나, 레지스터에 할당되는 동작을 나타내는 데에 사용됩니다.

always 문을 사용하고자 한다면 reg 로 counter를 선언해줘야합니다.

wire는 연결선을 나타내는 데이터 타입입니다. wire는 논리 게이트의 출력이나 모듈 간의 데이터 흐름을 나타내기 위해 사용됩니다. 이는 조합 논리 (combinational logic)를 표현하는 데에 주로 사용됩니다. wire는 입력과 출력 간의 연결을 나타내며, 연속 할당을 통해 값이 전달됩니다. 시뮬레이션에서 wire는 데이터의 흐름과 연결을 표현하며, 실제 하드웨어에서는 내부 연결선을 나타냅니다.요약하면, reg는 상태를 저장하고 갱신하는 데 사용되는 데이터 타입이며, wire는 논리 게이트의 출력이나 모듈 간의 데이터 흐름을 나타내는 데 사용되는 데이터 타입입니다. 

wire로 result를 선언한 후 assign을 사용할 수 있습니다.

입력인 in 은 해당 포트가 모듈로 들어오는 입력 신호를 나타냅니다. 이 신호는 모듈 내부에서 읽기 전용이며, 외부로부터 값이 입력됩니다

 

출력인 out 은 해당 포트가 모듈에서 나가는 출력 신호를 나타냅니다. 이 신호는 모듈 내부에서 값이 할당되어 외부로 출력됩니다

 

입출력인 inout은 해당 포트가 입력과 출력을 동시에 수행하는 입출력 신호를 나타냅니다. 모듈 외부에서 읽고 쓸 수 있는 양방향 통신을 위해 사용됩니다.