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VERILOG

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ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -2 parallel XCZU9EG 칩의 데이터시트 에서 FMC를 보면 FMC HPC1 CLK0 M2C P, FMC HPC1 CLK0 M2C N 이라고 있는데 이걸 사용해봤으나 CLK을 받아오지 않는 것을 확인하였습니다. 보드를 보게되면 노란색으로 마킹한 것이 주로 클락발생기 처럼 생겼는데 저것보다 작고 검은색인것도 있지만 우선 데이터시트상에 U56, U42를 쳐봅니다. 사진상엔 없지만 U69도 쳐봤고 U69에서 CLK_74_25_P, CLK_74_25_N 을 쓰기로 했습니다. CLK에 대한 설명은 데이터시트상에 부족하지만 CLK_74_25 는 클럭 주파수가 74MHz이고 듀티 사이클이 25%인 클럭 신호를 나타내는 거 같습니다. CLK_125_P 는 125MHz 이고 저는 높은 주파수보다는 낮은 주파수를 선택하였습니다. C..
ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -1 parallel ZCU102-G 보드와 EVAL-AD7606CFMCZ 보드 를 연결하여 아날로그 신호 8채널을 읽어서 ADC 변환하고 디지털신호를 아날로그 신호로 파형을 확인하는 것을 해보려고 합니다. FMC는 "FPGA Mezzanine Card"의 약자로, FPGA와 연결되는 확장 카드 규격 중 하나 우선은 FMC가 동일한지 확인을 하려고 각 보드의 FMC 핀을 확인하였는데 결론은 FMC는 동일한 규격이라 확인할 필요는 없었습니다. 우선은 EVAL-AD7606CFMCZ 보드의 FMC 핀 사진을 보시면 핀이 4개가 있는 것이 육안으로 보입니다. EVAL-AD7606CFMCZ 보드의 FMC핀을 보면 C, D, G, H 로 되어있는 것을 확인할 수 있고 ZCU102-G 보드를 보면 HPC0, HPC1 로 2개의 FMC포트..
Check the status of your licenses in the Vivado License Manager error [Common 17-345] A valid license was not found for feature 'Synthesis' and/or device 'xczu9eg'. Please run the Vivado License Manager for assistance in determining which features and devices are licensed for your system. Resolution: Check the status of your licenses in the Vivado License Manager. For debug help search Xilinx Support for "Licensing FAQ". If you are using a license server, verify t..
Verilog - Sequential logic code(rs_latch,D_flipflop,T_flipflop,counter,ring_counter,edge_detector,fsm_led,SISO,PISO,SIPO,Shift_register,sram_8bit)순차논리회로 rs_latch enable 기능이 들어간 rs_latch D플립플롭 d_flip_flop_(p,n) 의차이 클락 clk 를 n = 0 이 들어오면 alway문 실행할거냐, 아니면 클락 clk 를 p = 1 이 들어오면 alway문 실행할거냐의 차이입니다. T플립플롭 비동기식 카운터 counter(up/down) 동기식 카운터 counter(up/down) 동기식 카운터 counter(up and down) 링 카운터 ring counter 엣지 디텍터 edge_detector p_edge : clk이 하강 엣지에서 cp_in이 0->1로 상승할 때, cp_in_old : 0, cp_in_cur : 1로 동작하여 p_edge값이 1로 pulse를 검출 n_edge : clk이 하강 엣지에서 cp_in이 ..
Verilog - Combination Logic code(half adder,full adder,comparator,decoder)조합논리회로 반가산기 전가산기 4bit 전가산기 4bit Full Subtractor Comparator 2x4 디코더 enable 신호가 들어올 때 동작하는 decoder 3x8 decoder 4x16 decoder `timescale 1ns / 1ps // 반가산기 모듈 정의 module half_adder( input a, b, // 입력 비트 output sum, carry // 합과 자리올림 비트 출력 ); assign sum = a ^ b; // XOR 연산을 통한 합 assign carry = a & b; // AND 연산을 통한 자리올림 endmodule // 반가산기 동작 모델링 module halfadder_behaviors( input a, b, // 입력 비트 output reg s, c // ..
Verilog - DSP FIR Lowpass Filter(2MHz + 30MHz sin PHASE) 주로 주파수 응답의 특정 부분을 필터링하는 데 사용되는 디지털 필터입니다. 코드는 주어진 노이지 신호에 대해 필터링을 수행하고 최종적으로 출력된 신호를 생성합니다. 필터의 동작은 샘플링된 입력 신호의 각 샘플에 대해 가중치가 적용된 이전 값들의 합을 계산하는 것입니다. 디지털 필터 구분(IIR, FIR) FIR 필터(finite impulse response filter) 피드백구조가 아닌 오픈루프방식입니다. FIR필터는 디지털 필터의 한 종류로 입력신호의 일정한(유한한, finite) 값들만을 가지고 필터링을 수행합니다. 따라서 필터의 특성함수인 임펄스 응답을 구해보면 유한한 길이를 가집니다. 필터의 식의 형태에서 보면 회귀(feedback)성분을 갖지 않습니다. 그러므로 동일한 특성을 구현할 때 차수..
Verilog HDL 문법2 Verilog HDL 어휘 규칙 대소문자 구별 주석 : //, /**/ 식별자는 맨 앞에 영문자, 밑줄 ( _ )만 가능 모듈(Module): Verilog에서 디지털 회로는 모듈이라 불리는 논리 블록으로 구성됩니다. 각 모듈은 특정한 동작이나 블록을 나타냅니다. 선언(Declaration): 모듈 내에서 사용할 신호들을 선언합니다. 입력, 출력, 내부 레지스터 등을 정의할 수 있습니다. 할당(Assignment): 값을 할당하기 위해 assign 키워드나 = 기호를 사용합니다. 조합논리게이트(Combinational Logic Gates): AND, OR, NOT, NAND, NOR, XOR, XNOR 게이트 등이 Verilog에서 사용됩니다. 회로들의 동작적 모델링(Behavioral Modeling..
조합논리회로 코드모음 `timescale 1ns / 1ps // Half Adder 모듈 module half_adder( input a, b, output sum, carry ); assign sum = a ^ b; assign carry = a & b; endmodule // Half Adder의 동작을 기술하는 모듈 module halfadder_behaviors( input a, b, output reg s, c ); always @(a, b) begin case ({a, b}) 2'b00: begin s = 0; c = 0; end 2'b01: begin s = 1; c = 0; end 2'b10: begin s = 1; c = 0; end 2'b11: begin s = 0; c = 1; end endcase end..

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