out (1) 썸네일형 리스트형 Verilog - reg 와 wire 그리고 in, out, inout 입출력 Verilog에서 reg와 wire는 데이터 타입을 나타내는 키워드입니다. reg는 레지스터를 나타내는 데이터 타입입니다. reg는 시뮬레이션 동작을 모델링하거나 상태를 저장하기 위해 사용됩니다. 이는 순차 논리 (sequential logic)를 표현하는 데에 주로 사용됩니다. reg는 시뮬레이션에서 값을 저장하고 갱신하는 역할을 수행합니다. 순차 블록 내에서 값이 변경되거나, 레지스터에 할당되는 동작을 나타내는 데에 사용됩니다. always 문을 사용하고자 한다면 reg 로 counter를 선언해줘야합니다. wire는 연결선을 나타내는 데이터 타입입니다. wire는 논리 게이트의 출력이나 모듈 간의 데이터 흐름을 나타내기 위해 사용됩니다. 이는 조합 논리 (combinational logic)를 표현.. 이전 1 다음
