전체 글 (27) 썸네일형 리스트형 가입한 사이트 한번에 조회, 회원탈퇴 하는 방법(이프라이버시) 포털 사이트에 이프라이버시 검색 혹은 www.privacy.go.kr 링크 클릭 웹사이트 회원탈퇴 란 클릭 웹사이트 회원탈퇴 개인정보 수집-이용 동의 순서 1 순서 2 순서3 순서4 순서5 Verilog - reg 와 wire 그리고 in, out, inout 입출력 Verilog에서 reg와 wire는 데이터 타입을 나타내는 키워드입니다. reg는 레지스터를 나타내는 데이터 타입입니다. reg는 시뮬레이션 동작을 모델링하거나 상태를 저장하기 위해 사용됩니다. 이는 순차 논리 (sequential logic)를 표현하는 데에 주로 사용됩니다. reg는 시뮬레이션에서 값을 저장하고 갱신하는 역할을 수행합니다. 순차 블록 내에서 값이 변경되거나, 레지스터에 할당되는 동작을 나타내는 데에 사용됩니다. always 문을 사용하고자 한다면 reg 로 counter를 선언해줘야합니다. wire는 연결선을 나타내는 데이터 타입입니다. wire는 논리 게이트의 출력이나 모듈 간의 데이터 흐름을 나타내기 위해 사용됩니다. 이는 조합 논리 (combinational logic)를 표현.. VERILOG - VIVADO, VITIS 설치 방법 VIVADO - 하드웨어 개발 툴 VITIS - 소프트웨어 개발 툴 여담 [AMD사이트에서 VIVADO 를 깔면 VITIS가 같이 설치되지않습니다. VITIS를 깔면 VIVADO가 같이 설치됩니다. 그래서 밑의 링크는 VITIS 링크입니다. 2019.2 버전입니다. 2019.2 이전의 버전은 VITIS의 이전버전인 SDK여서 의미가 없습니다. 2020 이후의 버전은 용량이 너무 커지고 2019.2 버전과 크게 차이가 없기에 2019.2버전을 추천드립니다.] https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vitis/archive-vitis.html 위의 링크를 통해서 들어가면 VITIS Archive가 있.. 이전 1 2 3 4 다음
