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DMA(Direct Memory Access) Loop test DMA의 루프테스트 란 테스트를 통해 DMA가 메모리 간 데이터 전송을 올바르게 수행하는지, 루프 전송이 효율적으로 이루어지는지 등을 확인할 수 있습니다. 이는 DMA가 많은 데이터를 빠르게 전송하는 시스템에서 중요한 기능이므로 효과적인 동작을 보장하기 위해 수행됩니다. DMA 모듈은세 종류의 버스. "AXI4-Lite"는 레지스터를 구성하는 데 사용됩니다. "AXI4 메모리 맵"은 메모리와 상호 작용하는 데 사용됩니다.  "AXI4 메모리 맵 읽기" 및 "AXI4 메모리 맵" 쓰기'는 별도로 분리되어 있는데, 이를 "M_AXI_MM2S"와 "M_AXI_S2MM"이라고 합니다. "AXI4 Stream" 인터페이스는 주변기기를 읽고 쓰는 데 사용됩니다. "AXI4 스트림 마스터" (MM2S)"는 주변 장치..
Hook script file 에러 시 해결 방법 set_property BITSTREAM.GENERAL.UNCONSTRAINEDPINS Allow [current_design] set_property SEVERITY {Warning} [get_drc_checks UCIO-1] set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -4 parallel 마지막 글입니다. 이번 글에서는 ad7606_test top모듈을 만들어보고 디버깅을 해보겠습니다 `timescale 1ns/1ps ////////////////////////////////////////////////////////////////////////////////// // Module Name: ad706_test ////////////////////////////////////////////////////////////////////////////////// module ad7606_test( input CLK_74_25_P, input CLK_74_25_N, // 50MHz 클럭 input rst_n, // 리셋 신호 input [15:0] ad_data, // ad7606 데이터 입력 ..
ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -3 parallel ADC데이터를 받아 UART 전송하기 위한 모듈입니다. `timescale 1ns / 1ps // 시뮬레이션 스케일 설정 //이 모듈은 ADC 데이터와 채널 정보를 UART 전송 가능한 ASCII 문자로 변환하는 역할을 합니다. //uart_ad는 UART를 통해 전송할 ASCII 문자를 저장하는 배열입니다. //모듈은 UART 전송 프로세스를 제어하기 위한 상태 머신(uart_stat 및 uart_cnt)을 사용합니다. //각 채널에 대한 ASCII 문자는 uart_ad에 저장되며, 모듈은 UART 인터페이스를 통해 이 문자들을 하나씩 전송합니다. //모듈에는 UART 전송을 제어하기 위한 일정한 대기 기간이 있습니다. module uart( input clk50, // 50MHz 클럭 입력 input..
ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -2 parallel XCZU9EG 칩의 데이터시트 에서 FMC를 보면 FMC HPC1 CLK0 M2C P, FMC HPC1 CLK0 M2C N 이라고 있는데 이걸 사용해봤으나 CLK을 받아오지 않는 것을 확인하였습니다. 보드를 보게되면 노란색으로 마킹한 것이 주로 클락발생기 처럼 생겼는데 저것보다 작고 검은색인것도 있지만 우선 데이터시트상에 U56, U42를 쳐봅니다. 사진상엔 없지만 U69도 쳐봤고 U69에서 CLK_74_25_P, CLK_74_25_N 을 쓰기로 했습니다. CLK에 대한 설명은 데이터시트상에 부족하지만 CLK_74_25 는 클럭 주파수가 74MHz이고 듀티 사이클이 25%인 클럭 신호를 나타내는 거 같습니다. CLK_125_P 는 125MHz 이고 저는 높은 주파수보다는 낮은 주파수를 선택하였습니다. C..
ZCU102-G + AD7606C18 Simultaneous Sampling ADC 8ch 18Bit -1 parallel ZCU102-G 보드와 EVAL-AD7606CFMCZ 보드 를 연결하여 아날로그 신호 8채널을 읽어서 ADC 변환하고 디지털신호를 아날로그 신호로 파형을 확인하는 것을 해보려고 합니다. FMC는 "FPGA Mezzanine Card"의 약자로, FPGA와 연결되는 확장 카드 규격 중 하나 우선은 FMC가 동일한지 확인을 하려고 각 보드의 FMC 핀을 확인하였는데 결론은 FMC는 동일한 규격이라 확인할 필요는 없었습니다. 우선은 EVAL-AD7606CFMCZ 보드의 FMC 핀 사진을 보시면 핀이 4개가 있는 것이 육안으로 보입니다. EVAL-AD7606CFMCZ 보드의 FMC핀을 보면 C, D, G, H 로 되어있는 것을 확인할 수 있고 ZCU102-G 보드를 보면 HPC0, HPC1 로 2개의 FMC포트..
Check the status of your licenses in the Vivado License Manager error [Common 17-345] A valid license was not found for feature 'Synthesis' and/or device 'xczu9eg'. Please run the Vivado License Manager for assistance in determining which features and devices are licensed for your system. Resolution: Check the status of your licenses in the Vivado License Manager. For debug help search Xilinx Support for "Licensing FAQ". If you are using a license server, verify t..
Verilog - Sequential logic code(rs_latch,D_flipflop,T_flipflop,counter,ring_counter,edge_detector,fsm_led,SISO,PISO,SIPO,Shift_register,sram_8bit)순차논리회로 rs_latch enable 기능이 들어간 rs_latch D플립플롭 d_flip_flop_(p,n) 의차이 클락 clk 를 n = 0 이 들어오면 alway문 실행할거냐, 아니면 클락 clk 를 p = 1 이 들어오면 alway문 실행할거냐의 차이입니다. T플립플롭 비동기식 카운터 counter(up/down) 동기식 카운터 counter(up/down) 동기식 카운터 counter(up and down) 링 카운터 ring counter 엣지 디텍터 edge_detector p_edge : clk이 하강 엣지에서 cp_in이 0->1로 상승할 때, cp_in_old : 0, cp_in_cur : 1로 동작하여 p_edge값이 1로 pulse를 검출 n_edge : clk이 하강 엣지에서 cp_in이 ..

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